Beobachtetes Signal · 6. Apr. 2026 · Technical Release · Quelle: DEV Community · Relevanz: 4/5 · Sentiment: Positiv
Intel liefert Backside Power Delivery: 30 % weniger IR-Drop
Der Artikel erläutert die Backside Power Delivery Network (BSPDN) Architektur, die die Stromversorgung mittels Nano-TSVs auf die Wafer-Rückseite verlegt. Intel hat BSPDN als PowerVia in seinen 18A-Prozess integriert und Anfang 2026 mit der Massenproduktion für die Panther Lake-Familie begonnen, wobei eine IR-Drop-Reduktion von rund 30 %, ein Taktfrequenz-Gewinn von etwa 6 % und eine um 5 bis 10 % höhere Standard-Cell Utilization erzielt wurden. Beschrieben werden die Fertigungsschritte wie Wafer-Thinning und Backside-Patterning sowie die Wettbewerbsdynamik: TSMC plant die Super Power Rail für A16 für das zweite Halbjahr 2026, während Samsung SF2Z für 2027 anvisiert. Für KI-Beschleuniger ergeben sich erhebliche Verbesserungen bei Energieeffizienz, Logikdichte und thermischem Verhalten, während Consumer-GPUs voraussichtlich erst ab 2028 folgen werden.
Die Serienfertigung von BSPDN (Intel PowerVia) reduziert den IR-Drop signifikant und verbessert Effizienz sowie Dichte von KI-Chips. Dies verschiebt die Foundry-Wettbewerbspositionen zugunsten von Intel und prägt die Roadmap für KI-Infrastruktur nachhaltig.
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Wichtigste Kernpunkte & Evidenz
- Intel hat das Backside Power Delivery Network (BSPDN) unter dem Namen PowerVia in seinen 18A-Prozess implementiert und Anfang 2026 in Panther Lake ausgeliefert.
- Auf der CES 2026 nannte Intel für PowerVia eine Reduzierung des IR-Drops um ca. 30 %, einen Taktfrequenz-Anstieg von ~6 % sowie eine 5- bis 10-prozentige Verbesserung der Standard-Cell Utilization.
- TSMC plant eine konkurrierende BSPDN-Variante namens Super Power Rail für den A16-Prozess (H2 2026), während Samsung BSPDN mit SF2Z für 2027 plant.
- Intel meldete für Anfang 2026 Yields für 18A PowerVia von ca. 60–65 % bei einer Zielmarke von rund 70–80 %.
- BSPDN erfordert zusätzliche Prozessschritte wie Wafer-Thinning und nTSV-Formation, was die Wafer-Kosten erhöht, aber substanzielle Vorteile für KI-Beschleuniger bietet.
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KI-Siliziummangel belastet TSMC N3 und HBM-Angebot
SemiAnalysis berichtet über einen zunehmenden Mangel an fortschrittlicher Logik (TSMC N3-Familie) und High-Bandwidth Memory (HBM), angetrieben durch explodierende KI-Rechenbedarfe und eine branchenübergreifende Umstellung von Accelerators auf 3nm-Prozesse im Jahr 2026. Hyperscaler und KI-Labore verlagern wichtige Designs von Accelerators, CPUs und Netzwerken auf N3-Varianten, was einen Nachfrageschock auslöst. SemiAnalysis prognostiziert, że KI im Jahr 2026 rund 60 % und 2027 etwa 86 % der N3-Wafer-Kapazität beanspruchen wird. Auch die HBM-Kapazität und höhere Pin-Speed-Anforderungen (HBM4) stellen Engpässe dar. Der Bericht quantifiziert die Auswirkungen von Wafer-Umlagerungen auf GPU- und TPU-Lieferungen und beschreibt Foundry-Diversifizierungs- und Packaging-Überlegungen bei begrenzten Front-End-Fabrikationskapazitäten.
Advanced Packaging könnte zum nächsten Engpass für KI-Chips werden
Das Advanced Semiconductor Packaging entwickelt sich zum potenziellen Engpass für KI-Hardware, da die entsprechenden Kapazitäten stark in Asien konzentriert sind und die Nachfrage rasant steigt. TSMC verzeichnet bei seiner CoWoS-Technologie ein jährliches Wachstum von rund 80 Prozent, wobei Nvidia den Großteil der Kapazitäten reserviert hat. Obwohl TSMC neue Standorte in Taiwan und Arizona plant, werden derzeit alle gefertigten Chips für das Packaging nach Taiwan transportiert. Auch Intel bietet mit EMIB und Foveros Advanced Packaging für Kunden wie Amazon, Cisco sowie Elon Musks Unternehmen SpaceX, xAI und Tesla an. Zudem weiten Speicherhersteller wie Samsung, SK Hynix und Micron sowie OSAT-Anbieter wie ASE und Amkor ihre Kapazitäten aus, um den enormen Bedarf der Branche zu decken.
High-Bandwidth Flash etabliert sich als neue Speicheroption für KI-Inferenz
Der Bericht analysiert High Bandwidth Flash (HBF), ein Packaging-Konzept für gestapelten NAND-Speicher, das dem HBM-Stacking (TSVs und gebondete Controller/CBA) ähnelt. HBF erzielt eine sehr hohe Lesebandbreite von rund 1,6 TB/s bei drastisch höherer Kapazität (SanDisk nennt ca. 512 GB pro Stack). Zwar bedingt HBF eine höhere Latenz sowie eine geringere Schreibausdauer als HBM, bietet dafür jedoch ein Vielfaches an Stack-Kapazität. Damit positioniert sich die Technologie ideal für die Speicherung von Modellgewichten in KI-Inferenz-Decode-Workloads. SanDisk rechnet mit Speicher-Samples im zweiten Halbjahr 2026 und ersten Inferenz-Geräten Anfang 2027. Gemeinsam mit SK Hynix treibt SanDisk seit Februar 2026 die OCP-Standardisierung voran. Der Report beleuchtet Auswirkungen auf die Supply-Chain, Leistungs- und Kostenvorteile gegenüber HBM4 sowie das Wettbewerbsumfeld um SanDisk, SK Hynix, Samsung und YMTC.
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