Beobachtetes Signal · 2. Juli 2026 · Technical Release · Quelle: t3n · Relevanz: 4/5 · Sentiment: Positiv
IBM-Nanostack-Chip zielt darauf ab, Mooresches Gesetz zu verlängern
IBM hat einen Prototypen namens „Nanostack“ vorgestellt, der Transistoren vertikal stapelt, um die Dichte und Effizienz massiv zu steigern. Der Prototyp integriert rund 100 Milliarden Transistoren auf einer fingernagelgroßen Fläche, was die Transistordichte gegenüber der Führendechnologie aus dem Jahr 2021 in etwa verdoppelt. Nanostack setzt auf einen zweischichtigen CFET-Ansatz (Complementary Field-Effect Transistor) mit drei Nanosheet-Kanälen pro Transistor; IBM vermarktet die Generation als „Sub-Nanometer“ beziehungsweise „0.7 Nanometer“. Laut IBM liefern entsprechende Chips bis zu 50 Prozent mehr Leistung und eine bis zu 70 Prozent bessere Energieeffizienz im Vergleich zur Vorgängerarchitektur. Auch andere große Halbleiterhersteller wie Intel, Samsung, TSMC sowie das Forschungsinstitut Imec arbeiten an CFET-Konzepten. Wichtige Hürden für die Serienfertigung bleiben jedoch die Ausbeute bei der Produktion, strenge Grenzen beim thermischen Budget und die präzise Schichtausrichtung.
Ein bedeutender IBM-Prototyp zur Steigerung von Transistordichte und Energieeffizienz könnte zukünftige Rechenkapazitäten in Data Centern und KI-Prozessoren prägen; praktische Fertigungs- und Yield-Hürden bleiben jedoch vor einem breiten Brancheneinfluss zu bewältigen.
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Wichtigste Kernpunkte & Evidenz
- IBM entwickelte einen „Nanostack“-Prototypen mit rund 100 Milliarden Transistoren auf einer fingernagelgroßen Fläche.
- IBM gibt an, dass das neue Design die Transistordichte im Vergleich zur Technologie von 2021 verdoppelt und bis zu 50 Prozent mehr Performance sowie 70 Prozent bessere Energieeffizienz bietet.
- Nanostack stapelt Transistoren in zwei Schichten mittels CFET-Architektur (Complementary Field-Effect Transistor) und drei Nanosheet-Kanälen pro Transistor.
- Führende Halbleiterakteure und Forschungseinrichtungen wie Intel, Samsung, TSMC und Imec arbeiten ebenfalls an CFET- oder ähnlichen Ansätzen zur vertikalen Stapelung.
- Zu den hervorgehobenen Fertigungsherausforderungen zählen fehlerbedingte Ausbeuteverluste bei mehrschichtigen Chips und ein strenges thermisches Budget unter rund 400 °C.
Verknüpfte Unternehmen
7 verknüpfte Unternehmen“IBM has developed a new prototype chip with around 100 billion transistors on an area the size of a fingernail....”
“The largest chipmakers — Intel, Samsung and TSMC — and the research lab Imec in Belgium are also working on CFETs....”
“The largest chipmakers — Intel, Samsung and TSMC — and the research lab Imec in Belgium are also working on CFETs....”
“CFETs like IBM's Nanostack stand in contrast to other two-tier chip approaches such as AMD's 3D-V-Cache....”
“CFETs like IBM's Nanostack stand in contrast to other two-tier chip approaches such as the upcoming LogicFolding technology from Huawei....”
“The article includes an editorial caption: 'Insight into ASML's lithography machines.'...”
“External content from TargetVideo GmbH supplements the editorial offering on t3n.de, according to the site note....”
Ontologie & Marktkonzepte
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Aktuelle verifizierte Unternehmensentwicklungen und Deal-Aktivitäten in diesem Marktsegment.
IBM's Nanostack Stacks Transistors for Efficient AI Chips
IBM announced a prototype chip called "Nanostack" that vertically stacks transistor layers to increase density and efficiency. The prototype contains about 100 billion transistors on a fingernail-sized area — roughly double the transistor density compared with IBM's 2021 leading design. Nanostack uses a two-layer complementary FET (CFET) vertical-stacking approach and three-nanosheet channels; IBM claims up to 50% more work per clock and up to 70% better energy efficiency in some comparisons. IBM says it will collaborate with semiconductor manufacturers to produce chips and expects Nanostacking could reach datacenter deployments within a decade. Academic and industry observers (including TechInsights, University of Illinois researchers, and others) called the work significant while noting manufacturing challenges such as yield, thermal budgets, and alignment across layers.
IBM verbindet modulare Kryosysteme für fehlertolerantes Quantencomputing
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Intel liefert Backside Power Delivery: 30 % weniger IR-Drop
Der Artikel erläutert die Backside Power Delivery Network (BSPDN) Architektur, die die Stromversorgung mittels Nano-TSVs auf die Wafer-Rückseite verlegt. Intel hat BSPDN als PowerVia in seinen 18A-Prozess integriert und Anfang 2026 mit der Massenproduktion für die Panther Lake-Familie begonnen, wobei eine IR-Drop-Reduktion von rund 30 %, ein Taktfrequenz-Gewinn von etwa 6 % und eine um 5 bis 10 % höhere Standard-Cell Utilization erzielt wurden. Beschrieben werden die Fertigungsschritte wie Wafer-Thinning und Backside-Patterning sowie die Wettbewerbsdynamik: TSMC plant die Super Power Rail für A16 für das zweite Halbjahr 2026, während Samsung SF2Z für 2027 anvisiert. Für KI-Beschleuniger ergeben sich erhebliche Verbesserungen bei Energieeffizienz, Logikdichte und thermischem Verhalten, während Consumer-GPUs voraussichtlich erst ab 2028 folgen werden.
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