Beobachtetes Signal · 26. Mai 2026 · Technical Tutorial · Quelle: DEV Community · Relevanz: 2/5 · Sentiment: Positiv
TileLang für hochleistungsfähige GPU-Kernels
Dieses technische Tutorial stellt TileLang vor, eine Python-fokussierte DSL zum Schreiben hochleistungsfähiger GPU-Kernels, die den Komfort von Triton mit der Low-Level-Kontrolle von CUTLASS/CuTe verbindet. TileLang behandelt Tiles als First-Class-Objekte, erfordert eine explizite Pufferplatzierung und nutzt ein Layout-Inferenzverfahren zur Ableitung von Thread-Mappings und Speicherlayouts. Der Artikel erläutert ein GEMM-Beispiel, einen MLA-Decode-Kernel im Stil von DeepSeek, der mit rund 80 Zeilen Code die Leistung von FlashMLA H100 fp16 erreicht, sowie einen produktiven RMSNorm+SiLU-Kernel für AtlasCloud, der die Kanaltiefen erweitert und Latenzen reduziert. Zudem werden Primitiven wie T.alloc_shared und T.gemm, Backend-Targets für NVIDIA, AMD, CPU und WebGPU sowie Optimierungsschalter wie Swizzling und Warp-Policies behandelt.
Ein technischer Leitfaden, der die Layout-Inferenz und Kernel-Optimierung von TileLang anhand von Produktionsbeispielen demonstriert; von hoher Relevanz für KI/ML-Infrastrukturen und Entwickler zur Optimierung von GPU-Inferenz-Workloads.
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Wichtigste Kernpunkte & Evidenz
- TileLang ist eine Python-DSL für die explizite Kontrolle über Tiles, Pufferplatzierung, Pipelining und Warp-Partitionierung bei automatischer Layout-Inferenz.
- Ein praktisches GEMM-Beispiel demonstriert die explizite Shared-Memory- und Register-Allokation, Pipelining sowie die tile-basierte Nutzung von T.gemm.
- Layout-Inferenz und Warp-Policies ermöglichen einen kompakten, rund 80 Zeilen langen MLA-Decode-Kernel (DeepSeek), der in Benchmarks auf dem Niveau von FlashMLA H100 fp16 agiert.
- Unterstützte Backends umfassen NVIDIA, AMD, CPU, WebGPU, CuTeDSL sowie Vendor-Forks für Ascend und MUSA, installierbar über pip oder LLVM/CUDA.
- AtlasCloud implementierte mit TileLang einen RMSNorm+SiLU-Kernel, der die Attention-Block-Latenz von 42 µs auf ca. 20 µs senkte und End-to-End-Speedups bei VAE-Encodierung/Decodierung lieferte.
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4 verknüpfte UnternehmenOntologie & Marktkonzepte
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Aktuelle verifizierte Unternehmensentwicklungen und Deal-Aktivitäten in diesem Marktsegment.
TileRT ermöglicht ultrahohe Interaktivität auf NVIDIA GPUs
SemiAnalysis berichtet über TileRT, einen persistenten Engine-Ansatz, der einen vollständigen Decode-Graphen auf NVIDIA GPUs in einen einzigen residenten Kernel kompiliert, um die Latenz pro Token drastisch zu senken. In InferenceX-Benchmarks erreichte TileRT auf einem einzelnen B200 Decode-Server bis zu 500 Tokens/s/user (GLM5 FP8 744B) und lieferte massive Leistungssteigerungen gegenüber traditionellen GPU-Inference-Engines. TileRT wurde für latenzsensitives Decoding entwickelt und bleibt gleichzeitig mit durchsatzoptimierten Prefill-Engines wie vLLM interoperabel. Die Technologie ist bei Xiaomi und Z.ai bereits im Produktiveinsatz, unterstützt aktuell jedoch nur einen kleinen Modellkatalog und ist primär auf Batch-Size-1-Workloads ausgelegt, was den Zielkonflikt zwischen maximaler Interaktivität pro Nutzer und aggregiertem Durchsatz verdeutlicht.
cuTile Rust: Sichere Rust-GPU-Kernel nahe cuBLAS-Performance
cuTile Rust, eine von NVIDIA-Forschern im Paper „Fearless Concurrency on the GPU“ (arXiv:2606.15991) vorgestellte tile-basierte DSL als Crate, wendet das Ownership- und Borrow-Checker-Modell von Rust auf die Host-zu-GPU-Launch-Grenze an. Mutable Outputs werden dabei in nachweislich disjunkte Tiles partitioniert und als exklusive &mut Views übergeben. Der Ansatz kompiliert zu CUDA Tile IR und GPU Cubins, wobei sm_80+-GPUs, CUDA 13.3, Rust 1.89+ und Linux erforderlich sind. Die Autoren verzeichnen Durchsätze von rund 96% der cuBLAS-Leistung bei GEMM auf einer B200 sowie End-to-End-Inferenzergebnisse mit Grout von 171 Token/s für Qwen3-4B auf einer RTX 5090, wenngleich unabhängige Replizierungen je nach Hardware und Workload variieren. Toolchain und Crate befinden sich in einem frühen Stadium und beschränken sich vorerst auf CUDA und Linux.
Erweiterte GPU-Optimierung: Training von LLMs mit CUDA & ROCm
Dieses technische Tutorial (Teil 2) demonstriert die Implementierung des Backward Pass und der vollständigen Trainingsschleife für Large Language Models unter Verwendung von HIP (CUDA/ROCm) in C++. Es behandelt das Schreiben von Gradienten-Kerneln für lineare Schichten, Softmax und LayerNorm sowie die Implementierung eines gefuselten AdamW-Optimizers als einzelner GPU-Kernel. Zudem werden Mixed-Precision-Training mit FP16/BF16, FP32-Master-Weights und Loss Scaling, Activation Checkpointing zur Reduzierung des Speicherbedarfs sowie eine komplette HIP/C++-Trainingsiteration mit Profiling-Hinweisen erläutert. Der Artikel beleuchtet zudem Performance-Faktoren wie Occupancy, Speicherbandbreite und Kernel-Launch-Overhead und gibt einen Ausblick auf Teil 3 zum Thema Multi-GPU-Distributed-Training (All-Reduce, Ring-AllReduce, ZeRO-Sharding).
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